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2015年6月26日 (金)

MOS FET Switching:Trace Inductance

MOS FETをスイッチング素子として使用した場合の配線インダクタンスの影響をシミレーションしてみました。

回路図においてS1,S2,S3をOFFさせてインダクタンスを挿入しました。

20150626_152151

結果は下図のようになりMOS FETのDrain配線の影響が確認できました。
駆動回路のグランドとMOS FETのSourceも最短距離にする必要があります。

基礎の復習:VL=L*di/dt(インダクターの両端に発生する電圧)

20150626_152122

上記グラフの右軸(for Red line)は-2VがGNDになり1V/div.です。

訂正:2015.6.29
上記データにおいてS1〜S3の記述が誤っていました。
それぞれのスイッチをOFFした時の状態が正しいので
ONをOFFと置き換えて下さい。

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